• Open Daily: 10am - 10pm
    Alley-side Pickup: 10am - 7pm

    3038 Hennepin Ave Minneapolis, MN
    612-822-4611

Open Daily: 10am - 10pm | Alley-side Pickup: 10am - 7pm
3038 Hennepin Ave Minneapolis, MN
612-822-4611
Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV

Ocena wydajności architektury 3D SRAM z wykorzystaniem wspólosiowych TSV

Paperback

Technology & Engineering

ISBN10: 6209279120
ISBN13: 9786209279126
Publisher: Wydawnictwo Nasza Wiedza
Published: Nov 18 2025
Pages: 72
Weight: 0.24
Height: 0.17 Width: 6.00 Depth: 9.00
Language: Polish
Ukladanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą byc ukladane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie ukladów logicznych z wieloma warstwami pamięci. Konwencjonalna pamięc 3D charakteryzuje się niską prędkością, wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyc te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury pól-master-slave (SMS) pamięci 3D SRAM, która zapewnia interfejs logiczny SRAM o stalym obciążeniu w różnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest polączony z samoczynnie taktowanym różnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stlumienia obciążenia mocy i prędkości komunikacji sygnalu międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.

Also from

Prasath, R. Arun

Also in

Technology & Engineering