• Open Daily: 10am - 10pm
    Alley-side Pickup: 10am - 7pm

    3038 Hennepin Ave Minneapolis, MN
    612-822-4611

Open Daily: 10am - 10pm | Alley-side Pickup: 10am - 7pm
3038 Hennepin Ave Minneapolis, MN
612-822-4611
Prozessvariationstolerante VLSI-Entwürfe

Prozessvariationstolerante VLSI-Entwürfe

Paperback

Technology & Engineering

ISBN10: 6209962734
ISBN13: 9786209962738
Publisher: Verlag Unser Wissen
Published: Apr 24 2026
Pages: 68
Weight: 0.23
Height: 0.16 Width: 6.00 Depth: 9.00
Language: German
Dynamische Gatter haben sich beim Entwurf von Hochleistungsmodulen in modernen Mikroprozessoren als hervorragende Wahl erwiesen. Die einzige Einschränkung dynamischer Gatter ist ihre im Vergleich zu Standard-CMOS-Gattern relativ geringe Rauschmarge. Traditionell wurde dieses Problem durch den Einsatz einer pMOS-Keeper-Schaltung gelöst, die den Leckstrom des Pull-down-nMOS-Netzwerks kompensiert. In früheren Technologieknoten konnte die Keeper-Schaltung die Zuverlässigkeit der dynamischen Gatter mit nur geringfügigen Leistungseinbu en verbessern. Die aggressive Skalierung der CMOS-Technologie sowie zunehmende Prozessschwankungen haben jedoch die Wirksamkeit des traditionellen Keeper-Ansatzes verringert. Dieses Problem ist bei dynamischen Gates mit breitem Fan-In aufgrund der gro en Anzahl an leckenden nMOS-Bauelementen, die mit dem dynamischen Knoten verbunden sind, noch gravierender. In dieser Arbeit wird ein prozessvariationstolerantes dynamisches OR-Gate mit breitem Fan-In und zwei neuen Keeper-Designs vorgeschlagen, die in der Lage sind, die Konkurrenz zwischen dem Keeper und dem PDN zu verringern und somit die Verlustleistung und die Verzögerung zu reduzieren.

Also in

Technology & Engineering