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Arquitetura PLL

Arquitetura PLL

Reaz, Mamun Bin Ibne
Bhuiyan, Mohammad Arif Sobhan
Badal, MD Torikul Islam

Paperback

Technology & Engineering

ISBN10: 6208036380
ISBN13: 9786208036386
Publisher: Edicoes Nosso Conhecimento
Published: Aug 31 2024
Pages: 60
Weight: 0.22
Height: 0.14 Width: 6.00 Depth: 9.00
Language: Portuguese
Um loop bloqueado por fase (PLL) é um sistema de realimentação no qual um comparador ou detetor de fase acciona um oscilador controlado por tensão (VCO) num loop de realimentação para fazer com que a frequência (ou fase) do oscilador siga com precisão a de uma frequência de referência aplicada. Normalmente, é necessário um circuito de filtro para integrar e suavizar o sinal de erro positivo ou negativo - e promover a estabilidade do circuito. Um divisor de frequência é frequentemente incluído no caminho de feedback para estabelecer a frequência de saída (dentro da gama do VCO) como um múltiplo da frequência de referência. O divisor pode ser implementado de modo a que o múltiplo de frequência, N, seja um número inteiro ou fracionário, caracterizando o PLL como um PLL inteiro-N ou um PLL fracionário-N. Mas se a frequência do sinal de saída de um VCO fosse sempre previsível, sem variação, não haveria necessidade de utilizar o controlo de realimentação para corrigir o erro na frequência, o que é conhecido como sintetizador digital direto (DDS).

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